پیاده سازی مدولاسیون qpsk پر سرعت بر روی fpga

مدولاسیون qpsk یکی از معروفترین تکنیک های مدولاسیون دیجیتال برای ارتباطات ماهواره ای، شبکه های بی سیم lan، ویدئو کنفرانس ها و سایر اشکال ارتباطات دیجیتال با حامل فرکانس رادیویی و همچنین یکی از متداولترین انواع مدولاسیون psk است که به سبب حفاظت فوق العاده آن در برابر نویز در کانال های نویزی کاربرد داشته است. با وجود این که qpsk در مقایسه با تکنیک هایی مانند qam نرخ داده کم تری دارد ولی توان کم تری نسبت به آن ها مصرف نموده و مدار گیرنده آن از پیچیدگی کم تری برخوردار است. ماهواره های حسگر از راه دور در حال حاضر از نرخ داده چندصد مگابیت بر ثانیه پشتیبانی می کنند و این روند در آینده به گیگابیت خواهد رسید. این امر، ضرورت وجود مدولاتور و دمدولاتورهایی با سرعت پردازش بالا را نشان می دهد. از این رو یکی از چالش های مهم در پیاده سازی این سیستم ها بالا بردن سرعت انتقال دیتا است. برای این منظور استفاده از فن آوری رو به گسترش fpga مورد بررسی قرار می گیرد. این تراشه ها با فشرده سازی و قابلیت انعطاف بالا امکانات جدیدی را در پیاده سازی سامانه های پیچیده و پر سرعت فراهم آورده اند. میزان توان مصرفی مدار نیز یکی دیگر از چالش های مهم پیش رو است. در این پایان نامه هدف، بررسی نحوه طراحی مدولاتورهای qpsk برای عملکرد با سرعت داده بالا ، بررسی نرخ خطای بیت (ber) و راندمان سیستم از لحاظ توان و هم چنین پیاده سازی آن بر روی تراشه قابل پیکربندی fpga بوده است. در این پایان نامه، یک مدولاتور و دمدولاتور qpsk با نرخ داده 5 مگابیت بر ثانیه و پالس ساعت 200 مگاهرتز طراحی گردید. تراشه ای که برای پیاده-سازی به کار رفته است تراشه ep4sgx230kf40c2 stratixiv متعلق به شرکت altera می باشد. نتایج حاصل از این پیاده سازی سخت افزاری شامل منابع مصرفی و تحلیل توان ارائه شده است.